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디지털 논리 설계 - Altera Max+plus II 스탑워치 설계

페이지 정보

작성일 23-02-04 09:20

본문

사용하여 설계한 팀 프로젝트
실제 상품화 될 수 있는 하드웨어를

- CLK : 클럭입력 (100Hz)

상세 설명
00:00 → 00:99 → 01:00 → 59:99

레포트 > 공학,기술계열

00(초):00(.00초)
Altera Max+plus II 프로그램(program]) 을
0일때 정지모드, 1일때 증가모드

디지털 논리 설계, Altera Max+plus,스탑워치 설계

② 시간 증가모드

설명

출 력
→ 00:00

결과입니다.`
- START_STOP : 시간증가 / 정지모드 입력

- CLEAR : 클리어입력, 0이 되면

모든 출력이 0으로 리셋
- mSEC_10_D : 0.1초단위 출력

① 초기 설정 : 초기에 표시되는 값은
순서

Download : 디지털 논리 설계 - Altera.pptx( 55 )

- mSEC_1_D : 0.01초단위 출력
입 력

강의시간에 배운 theory(이론)을 바탕으로
디지털 논리 설계 - Altera Max+plus II 스탑워치 설계

으로 리셋
강의시간에 배운 이론을 바탕으로 실제 상품화 될 수 있는 하드웨어를 Altera Max+plus II 프로그램을 사용하여 설계한 팀 프로젝트 결과입니다.`
③ CLR 버튼이 눌러지면 초기값인 00:00
- SEC_10_D : 초단위 10의자리 출력
- SEC_1_D : 초단위 1의자리 출력

START_STOP이 1이면 증가모드로 전환

다.

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